[筆記] port list can be ( , , ... , ) in SystemVerilog

最近在讀 SystemVerlog 的 LRM，發現裡面的語法允許某個很神奇的寫法：

module MM ( , , ,); ...

沒錯，port list 可以是一堆 , 沒有任何名稱! 雖然 LRM 的 syntax 確實允許這樣寫，但會允許是空的真的很奇怪

[筆記] Codeforces 1208D. Restore Permutation

[題意] 給一串 n 個數字的序列 $s_1, s_2, s_3, ... , s_n$，要找出 1 ~ n 這 n 個正整數的排列 $p_1, p_2, ... , p_n$ 使得 $s_i = \sum_{j=1}^{i} p_j$，其中 $p_j < p_i$