[EDA] Standard Cell Layout Design Guideline

筆記一下在畫 standard cell layout 時要注意的幾點事項，不過因為我做的主要是 digital high performance standard cell，其他類型的應該會有截然不同的綱要

1. 最值得注意的應該就是 contact 數量了。
1. contact 主要是連接 diffusion / poly 跟 metal，contact 越多代表接觸面積越大，可以流通的電流也會增加，所以 cell 的 delay / transition time 就可以比較短
2. 其中最特別的應該就屬 power / ground 了，資源有限的狀況下 power / ground 的優先權是最高的 
3. 有個例外是 poly contact (也就是 MOS gate)，基本上這邊一顆足以。實際上 poly 上能打 contact 的地方也少得可憐，通常空間都會被 diffusion 佔走，所以就算想打 2 顆以上也不太可能
2. contact 要均勻分佈且盡量置中
1. 盡量置中跟電流流法有關，不難想像
2. 均勻分布我想跟製程良率的影響比較大，雖然良率高通常表現也會比較好就是
3. metal width
• 基本概念是以最小寬度為優先
• cell driving strength 大的時後，通常因為流通的電流也大，metal width 也就適時的必須加粗 (特別是 output pin)
4. 越簡單越好，大致可以細分成下面這幾點
• 減少 input pin cap，這能降低連到這顆 cell 的 loading
• 概念其實也很簡單，盡可能讓 input pin metal 越小就對了
• 減少寄生電阻 / 電容。不過這說來簡單，基本上這是 layout 畫得出後才會去考慮的事情，而且先進製程會藏寄生電阻 / 電容的地方多的嚇人
• 繞線越簡單、越規律越好
5. metal layer
• 先進製程因為規矩太多了，以往只能用 metal 1，現在可以開放到 metal 2 甚至 metal 3，但越上層的 metal layer 用量要越少，最好是沒有
6. 出 pin 選擇盡可能均勻分布，若有必要則拉到較上層的 metal layer
• 這點就很玄了，因為嚴格來說這很難有方向去改進，畢竟有太多可能的影響因素的，大致列舉如下
• design：沒錯，是什麼 design 用了這個 cell 本身就是一項因素，不過這點通常可以盡可能抑制，只要畫 layout 時去考慮跟 lib 中的其他 cell 通常可以避開
• tool：這就是最大問題點，首先 tool 的 placement 方法本來就會影響 routability，而 placement 改善 routability 的方式當然會影響出 pin；另一方面影響最大的則是 routing，畢竟最後是要靠 router 去走線，router 會怎麼接到 pin 點當然很重要

最後發點牢騷，難怪這類題目沒什麼人要做，苦工一大堆，要花上太多時間跟人力才能做出一點初步的成果，而且一般實驗室沒有業界支援想做還很難做，不過就算真的有機會做，對於想衝 publication 的人來說，這絕對不是什麼好題目，而且很容易發散阿