IC 界很常聽到、paper 上也很常當作引言的摩爾定律告訴我們：IC 上的電晶體數目每 18 個月就增加一倍 ( 可以參考我之前寫的這篇文章 )。而這幾年的做法就是一直把電晶體的大小縮小，但是現在已經縮到 16nm 的等級了，預計再過個 1 ~ 2 年就會到 10nm，1 個原子大小也才 0.1 nm，在這種情況下，製造 IC 的難度跟以往是無法比較的，以現在製造上最常被拿出來討論的問題就是無法精細的做出設計者預期中的形狀導致的良率問題。MPL 則是現在常被拿出來討論的解決方法之一。
舉例來說，請看下面這兩張圖：
上面那張圖是設計者設計好的圖案，這些圖案代表的是電晶體之間的連線關係 ( 也就是金屬線 )，一般 IC 中為了簡化設計的複雜度以及製造上的困擾，金屬連線都是直線。下面那張圖則是如果把上面那張圖實際拿去製造的話，會長成什麼樣子。可以看到金屬線變得非常的不規則，有的地方都快斷了 ( 所以那地方就會斷路的可能性 )，有的地方甚至快連起來了 ( 也就會有短路的問題 )，這是近幾年在先進製程上才有的問題。
會有這種問題是來自現在製程上的物理限制，不過為了節省版面，現在製程的主流技術 - 浸潤式顯影技術 ( immersion lithography ) 的先天限制這邊先忽略不講，不過可以記住一件事：鄰近的金屬線 (或者說圖形) 因為太靠近，所以製造時會彼此影響，所以解決方法之一就是把鄰近的幾條線通通讓他們離遠一點就好。但如果直接把距離拉長，IC 的面積會變得很大，空間使用率會很低，製造的成本也會變高，所以就有人提出了 MPL 來處理這問題。
MPL 簡單來說是這樣：原本在大量製造時，設計者畫好的所有圖形是一次就全部做好的 ( 這樣才有辦法 "大量" 製造 )，但 MPL 的概念即是把原本一次就要做好分成數次來做，因此相鄰的線 ( 或是圖形 ) 會被分在不同時間來做。舉例來說，請看下面這張圖：
製造上會因為 1、3、4 彼此靠得太近 ( 每個圖形有用一個黑點表示，黑點如果有用線連起來表示相對應的圖形靠太近 )，所以會分在不同時間點做出來，而 2 因為離 1、4 比較遠，所以 2 可以跟 1 或是 4 其中一個在同一時間一起做，不過 2 跟 3 靠得太近，所以 2 跟 3 不可以分配在相同時間做。如此一來，本來靠得很近的圖案就會因為被分配在不同時間做，所以製造上就不會有互相影響的問題，這就是 MPL 的概念。想當然爾，分成好幾次的問題就在於製造時間會被拉長、製造成本也會增加，因此以目前的實際應用上只有分成兩次，所以雖然說是 "Multiple" Patterning Lithography，實際上是 "Double" Patterning Lithography (DPL)，不過目前學術研究上已經有不少 paper 在探討 Triple Patterning Lithography (TPL)。
先來看最簡單的 DPL，面臨的第一個問題就是要決定哪些圖案是要分在第一次做出來、哪些圖案是要分在第二次做出來。這問題可以被轉成常見的地圖著色問題：
給一張還沒上色的世界地圖，還有四種不同顏色的顏料，請把世界地圖上色，但是國土相鄰的兩個國家不可以著成相同顏色。
在 DPL 上則是：給兩種顏料，把所有的圖形都上色，靠太近的兩個圖形不可以是相同顏色。
所以以上面那張圖為例，就是把 1 ~ 4 這 4 個圖形都塗上顏色，有線相連的圖形不可以是相同顏色，而你只有兩種顏色可以用。當然，兩種顏料也是有可能不夠用的，比方說上面的 1、3、4 彼此都靠很近，都要塗成不同顏色，但是又只有兩種顏色，換言之他們不可能都塗成不同顏色，而正因為有這種情形，所以學術研究上才會探討 TPL ( 也就是有 3 種顏料可以用 )。當然也是會有即便是 TPL也無法解決的情形，目前實務上也只停留在 DPL (因為成本太高了 XD)，如果遇到上述的問題當然是透過其他方式來解決。
就結論來說， MPL ( 或者說 DPL ) 是目前常見的解決手段之一，未來如果有機會跨入 16/14 nm 的話就一定會遇上這東西，因為 foundry 會直接放在 design rule 限制你 XD。
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